磁共振成像技术已在医学影像诊断、材料结构分析与化学成分鉴定等多个领域实现广泛应用^[1-5]. 射频接收机是磁共振成像（Magnetic Resonance Imaging，MRI）系统的核心部件. 其中，数字射频接收机具有较好的带外噪声抑制能力和设计灵活度，目前在商用MRI波谱和成像谱仪系统中已经成为了标准配置^[6-7].

随着现场可编程门阵列（Field-Programmable Gate Array，FPGA）芯片性能与逻辑资源的持续增强，以及模数转换器（Analog to Digital Converter，ADC）采样性能的不断提升，当前MRI数字接收机的主流架构普遍采用功能分离的设计思路，即将模数转换与数字信号处理功能分别交由独立的ADC芯片与FPGA芯片实现^[1-3]. 在该架构中，通常选用基于流水线结构的ADC完成对信号的高速采样，随后将高码率数字数据送入FPGA中进行后续的数字信号处理. 该方案具有两方面显著优势：一方面，可根据具体采样速率、分辨率等系统需求灵活选择适配的ADC芯片；另一方面，借助FPGA的可重构特性，能够实现高度灵活、可定制的数字信号处理流程，从而更好地满足不同应用场景下的系统设计要求^[8-10].

近年来，国内外学者围绕MRI接收机的小型化与集成化展开大量研究. Liao等使用数字信号处理器（Digital Signal Processor，DSP）结合FPGA的方法^[11]，将ADC采集后的数字信号传输至DSP芯片进行数字下变频（Digital Down Conversion，DDC），由于DSP内置数控振荡器，无需外部模拟本振输入. 但DSP芯片的积分梳状滤波器（Cascaded Integrator Comb，CIC）级数固定，限制了抽取倍数和补偿滤波器的设计. 同时FPGA仅负责将下变频后数据传输到上位机，其资源和可重构特性并没有得到充分利用. 为了利用FPGA进行数字信号处理，Li等采用商用软件无线电可重配置设备NI USRP-2940R进行设计^[12]，通过FPGA实现数字抽取滤波器，但由于软件无线电收发功能设计，其板载模拟混频器，并配有两个ADC进行混频接收，增加了接收机的功耗，同时集成度较低. He等基于NI PXIe-7975+FPGA平台与NI-5761采集卡构建了数字接收机^[13]. 该方案的优点在于直接在FPGA中实现DDC处理，从而省去了专用DSP芯片、简化了电路，然而采样卡须与NI公司PXIe机箱、控制器配套使用，导致硬件成本高昂，且在小型化方面存在局限. Usmani借助Red Pitaya FPGA平台构建了数字接收机与序列控制系统^[14]. 该平台的优点在于硬件系统的小型化以及软件层面丰富的配套工具资源. 但其硬件设计存在固有限制：首先，ADC采样时钟由固定的125 MHz板载晶振提供，无法接入外部时钟，因此不支持多采样率实验；其次，ADC与FPGA集成于同一PCB，导致ADC无法根据需求独立替换.

本方案采用“采集前端+Zynq-7000全可编程片上系统”的模块化架构，在保证集成度和成本的情况下提升了电路设计的灵活性. 在ADC选型上，使用16位分辨率、20 MHz低采样率的ADC，取代原有14位、50 MHz采样的数字接收机系统，低采样率使得DDC滤波器在保证信号质量的前提下，降低滤波器设计阶数，简化DDC滤波器结构，显著降低了采样电路的功耗. 进行MRI信号采集时，时钟板提供的外部时钟信号经射频同轴连接器（SubMiniature version A，SMA）连接至ADC芯片，同时ADC芯片会产生一个与外部时钟信号同频的时钟输入至Zynq系统，该时钟上升沿与ADC输出数据保持中心对齐的相位关系，作为数字信号处理部分的系统时钟，用来确保接收逻辑具有正确的锁存时序.

本设计的接收机由采集前端与Zynq-7000全可编程片上系统（System on Chip，SoC）两部分组成，其中Zynq7000内部包含可编程逻辑（Programmable Logic，PL）端和处理器系统（Processor System，PS）端两大功能单元. 其整体结构如图1所示.

采集前端由可变增益放大器（Variable Gain Amplifier，VGA）和ADC模块组成，负责信号采样与调理. MRI信号首先通过VGA进行调理，将其幅度调整至ADC的最佳输入电压范围，从而充分利用ADC的动态范围. 调理后的模拟信号输入至ADC进行采样和数字量化. 数字量化后的高速数据流通过并行接口直接传输至PL端DDC模块进行实时处理，处理后的复基带数据流通过直接内存访问（Dynamic Mechanical Analysis，DMA）知识产权（Intellectual Property，IP）核传输至处理器系统端. 此过程通过高级可扩展接口（Advanced eXtensible Interface，AXI）总线实现PS与PL端的数据传输和参数配置. 数据到达PS端后，首先被内存控制器（Memory Controller，MC）写入第三代双倍数据速率同步动态随机存取内存（Double Data Rate 3 Synchronous Dynamic RAM，DDR3）中进行缓存. PS端通过ARM CORTEX-A9处理器运行基于轻量级协议栈（Lightweight IP，LWIP）的以太网通信服务，该协议栈将DDR3中缓存的数据打包成以太网帧，通过千兆以太网物理接口发送至上位机.

在外围电源电路效率不变的前提下，ADC模块的功耗变化取决于ADC的自身功耗. 为满足小型化MRI接收系统的低功耗设计要求，需在ADC采样率与分辨率之间进行综合权衡，以使整体设计指标符合低功耗约束.

本设计采用带通采样接收方法，该方法有效降低了对ADC采样率的要求，为降低ADC功耗提供可能. 当应用于0.5 T场强MRI信号接收时（中心频率约为21.19 MHz，有效带宽为100 kHz），通带范围在21.14 MHz到21.24 MHz. 根据带通采样原理，对于一个通带范围为$({f}_{\text{L}},{f}_{\text{H}})$、带宽为BW为${f}_{\text{H}}-{f}_{\text{L}}$的带通信号，如果其采样率${f}_{\text{s}}$同时满足(1)~(3)式^[15]，那么经过采样和频谱搬移后的信号将不会发生混叠失真. 公式中BW为带通信号带宽，n是1到$\frac{{f}_{\text{H}}}{\text{BW}}$之间的整数.

当选取n为3代入(3)式时，可选择的采样率在14.16~21.14 MHz，因此当采样率为20 MHz时，折叠到低频带的MRI信号不会发生混叠失真.

根据数字滤波器对信号进行滤波后的理想信噪比（Signal-to-Noise Ratio，SNR）公式(4)^[16]可知，理想信噪比${\text{SNR}}_{\text{ideal}}$取决于量化位数N、采样率${f}_{\text{s}}$以及接收信号带宽BW，主要考虑了量化噪声的影响.

较高的采样率将导致ADC功耗显著上升. 为在保持系统理想信噪比不劣化的前提下降低ADC模块功耗，可采用高位数的ADC并使其工作在相对较低的采样率. 根据(4)式，分析了有效带宽BW为100 kHz情况下14位和16位ADC采样率从5 MHz到150 MHz的理想信噪比曲线（图2）. 其中实线对应14位ADC，虚线对应16位ADC，点线为A、B两点在${\text{SNR}}_{\text{ideal}}$为114.1 dB下的水平参考线.

图2中标注数据点A、B分别为采样率在7.929 MHz和126.6 MHz下的${\text{SNR}}_{\text{ideal}}$数值. 在忽略具体ADC型号的情况下，要达到114.1 dB的${\text{SNR}}_{\text{ideal}}$，14位ADC需要126.6 MHz的采样率，而16位ADC只需要约7.9 MHz. 同时，16位ADC在20 MHz采样率的${\text{SNR}}_{\text{ideal}}$相较于14位ADC在50 MHz采样率的${\text{SNR}}_{\text{ideal}}$高出8 dB. 说明在理论上16位ADC能够以较低的采样率替换14位ADC从而达到相同的${\text{SNR}}_{\text{ideal}}$.

本方案选取AD9269（Analog Devices Inc，美国）芯片进行带通采样接收机设计，该款ADC芯片支持最高20 MHz的采样率. 表1对比了16位AD9269芯片在20 MHz采样率下与实验室接收机所选用的14位AD9244芯片在65 MHz采样率下的单音信号采样性能^[17,18]. 分析指标为实测信噪比SNR_actual与无杂散动态范围（Spurious Free Dynamic Range，SFDR）两个参数，其中SNR_actual是通过测量单音信号得到的性能指标，在理想信噪比仅考虑量化噪声的基础上，SNR_actual的噪声还包括热噪声、宽带噪声等非理想因素^[19]. AD9269输入为30.6 MHz单音信号，使用1.0 V内部电压参考源，输入幅度为-1.0 dBFS，环境温度为25 ℃. AD9244输入为31.0 MHz单音信号，使用2.0 V外部电压参考源，输入幅度为-0.5 dBFS，环境温度为25 ℃.

表1数据表明AD9269芯片所采集的单音信号两个主要采样性能指标皆高于AD9244芯片. 功耗上，在2.0 V外部参考源及直流输入的相同条件下，AD9244的功耗随采样率提升而升高，40 MHz时为300 mW，65 MHz时为550 mW. 经线性估算，50 MHz采样率下的功耗约为400 mW；对于AD9269芯片，使用1.0 V内部电压参考源，时钟频率为20 MHz，输入为直流电压信号时，测得单通道功耗为40 mW. 从功耗对比上可以看出，AD9269在20 MHz采样率下的功耗优势明显，适合本设计低采样率、低功耗的需求. 在非信号采集时期，可以通过串行外设接口（Serial Peripheral Interface，SPI）总线将AD9269芯片配置在待机模式，在该模式下，AD9269可以在较低功耗下运行，这样可以进一步降低MRI系统的平均功耗. 同时，相较于上百兆采样率的ADC芯片，低采样率ADC芯片的更易获得，价格更加低廉. 特别是该芯片已有引脚兼容的国产品牌作为直接替代选项，这为保障供应链安全、实现关键元器件的自主可控提供了可行路径.

在PL端的数字信号处理中，DDC模块的作用主要是降低带外噪声以及将高码率的输入信号通过抽取滤波器降为低码率的实部I和虚部Q两路信号，避免数据冗余. 图3为DDC模块的框图结构，DDC模块主要由数控振荡器（Numerically Controlled Oscillator，NCO）、混频乘法器（Mixer）和DDC滤波器（DDC Filter）组成，负责对输入的采样信号进行DDC处理，三者的参数很大程度决定了片上资源消耗以及信号质量. 其中，NCO产生正交本振信号，与ADC输出数据（ADC Output）进行复数混频，将信号频谱搬移至基带. 随后Mixer输出数据经由CIC滤波器（CIC Filter）和基于有限脉冲响应（Finite Impulse Response，FIR）结构的CIC补偿滤波器（CIC Compensation Filter）组成的DDC Filter，在滤除镜像分量与带外噪声的同时，降低数据速率，以满足后续处理与传输的带宽要求.

本设计的NCO单元基于Xilinx官方直接数字频率合成器（Direct Digital Synthesizer，DDS）IP核构建，在配置IP核参数时，需重点考量频率分辨率、相位累加器位数和DDS输出位数参数，这些参数将直接影响混频后的基带信号质量. 因此，需要通过理论公式推导与频谱分析验证相结合的方法，在确保信号质量的前提下，实现资源利用的最优化. 表2为NCO内部参数与对应设计指标，其中频率分辨率由NCO的相位累加器输入位数决定，实验室谱仪回波接收实验的频率分辨率最低步进单位为1 Hz，对应的相位累加器输入位数至少需要25位，考虑到冗余设计，使用32位的相位累加器输入位数，其对应的频率分辨率为0.004 Hz.

AD9269接收单音信号的最大SNR_actual不超过80 dB^[17]. 为此，在系统验证中需构建一组与AD9269性能参数相匹配的16位单音信号，频率为21.19 MHz，SNR_actual为80 dB，SFDR为100 dBFS. 该单音信号作为混频模块的输入，在频谱上能够更清晰地观察到不同参数设置下NCO混频结果的区别，从而保障NCO参数设计的可靠性.

NCO的SFDR由相位累加器的输出位数决定，其直接影响混频乘法器输出信号的SFDR. 将DDS IP核的相位累加器输出位数配置为12、14、16和18位，生成频率为1.20 MHz的16位正交信号与单音信号进行混频，输出满量程为32位. 当采样率即系统频率为20 MHz时，单音信号被搬移到了1.19 MHz，因此NCO输出正交信号与输入单音信号频偏为0.01 MHz. 相位累加器输出位数对应的混频后基带信号SFDR如表3所示，计算SFDR时使用输出满量程值作为参考，基带频谱中除镜像频点外的最大杂散分量分贝值作为混频后的SFDR数值^[20]. 当相位累加器输出位数大于等于16时，混频输出信号的SFDR稳定在98 dBFS左右，因此将累加器输出位数设置为16位.

NCO的输出位数，即混频乘法器的输入位数，应确保其噪声功率远低于ADC的总噪声功率，从而保证混频后基带信号的SNR_actual性能. 将单音信号与NCO的输出位数为12、14、16、18、20位的正交信号进行混频，其混频后的基带信号SNR_actual如表4所示. 当NCO输出位数为16位时，混频后信号的SNR_actual可达77 dB. 继续增加输出位数虽能提升SNR_actual，但其增益趋势有限，考虑到逻辑资源消耗，本设计选择输出位数为16位.

本设计采用的Xilinx官方DDS IP核，其查找表设计利用了正弦信号的象限对称特性进行存储压缩. 经此优化后，在表2所示配置下，该IP核在Zynq-7000 PL端（总BRAM容量4.9 Mb）中仅占用262 144 b资源，占比约6%. 这一固有优势为DDC滤波器及射频发射模块留出了充足的BRAM资源余量. 同时，较低的系统时钟频率降低了数字电路的时序约束要求，为实现NCO的多种方法创造了条件，提高了NCO设计的灵活性. 例如采用坐标旋转数字计算机（Coordinate Rotation Digital Computer，CORDIC）算法^[21]进行NCO设计时，在消耗更少BRAM资源的同时，对时序裕量有较高要求，而本方案较低的时钟频率恰好满足了这一需求.

DDC滤波器需要考虑通带带宽、阻带衰减和最终输出码率. 对于阻带衰减，本接收机设计带宽BW为100 kHz，采样率f_s为20 MHz. 代入(4)式可得滤波后SNR_ideal为118.08 dB，(4)式右侧第三项$10\mathrm{lg}\frac{{f}_{\text{s}}}{\text{2BW}}$即补偿增益为20 dB，再由有效转换位数（Effective Number of Bits，ENOB）(5)式^[22]得有效转换位数，即数字滤波后信号量化精度为19.3位.

因此，考虑到冗余设计，将DDC模块的输出设计为20位. 为不使滤波器引入的噪声或杂散污染DDC模块输出的20位有效精度，根据系统要求，滤波器的阻带衰减A应满足(6)式^[23]：

其中，有效转换位数N为20. 代入计算得A ≤ -114.39 dB. 该公式确保了滤波器带外噪声低于ADC的最低有效位，从而保证ADC的20位有效精度不被滤波器噪声所限制.

本设计的DDC滤波器使用Xilinx官方的CIC滤波器和FIR滤波器的IP核进行搭建. CIC滤波器主要对高码率信号进行抽取，阻带衰减较小并且与级数相关，因此通带带宽和阻带衰减由FIR滤波器决定，其中FIR滤波器IP核可根据需要进行CIC补偿滤波器设计. 最终抽取倍数由信号的最高频率分量即信号带宽决定，目标是使抽取后的采样率刚好满足奈奎斯特准则，即略大于信号带宽的2倍，从而在保证信息不丢失的前提下，最大化地降低数据码率.

本设计的有效带宽为100 kHz，基带上有效带宽的范围为±50 kHz，选择100×2的二级抽取结构，抽取倍数为200倍. 第一级为100倍抽取的5级级联CIC，由于其在50 kHz处已有超过-3 dB的衰减，因此第二级采用FIR结构的CIC补偿滤波器对通带进行增益补偿，同时进行二倍抽取，为99阶，设计的补偿滤波器补偿效果如图4(a)所示. 由图4(b)所示的综合幅频响应曲线可知，系统阻带抑制达到-120 dB. 得益于补偿滤波器对通带特性的改善，在-39 ~39 kHz的通带范围内呈现出良好的幅频平坦度，表明该DDC滤波器设计满足应用要求. 理论上，系统100 kHz的传输带宽可支持-50 ~50 kHz的通带范围，本设计通过适度收窄通带，换取了充分的带外抑制能力，在通带性能与阻带抑制之间实现了优化平衡.

为了评估采集模块的功耗特性，测试使用GWINSTEK公司GPD2303S双通道数字直流电源对自行设计的AD9269模块与商用AD9244模块进行功耗对比测试，该直流电源电压分辨率为1 mV，电流分辨率为1 mA，电流回读精度为±0.1%. 使用Tektronic公司AFG3102函数发生器为采集模块提供功耗测量时的时钟信号和模拟输入信号，连接方式如图5所示.

图6和图7分别为商用AD9244模块与AD9269模块的功耗测试框图，函数发生器通道1（CH1）输出频率为21.19 MHz的单音信号，通过BNC接口输出后，经巴伦转换为差分信号连接至ADC模块的两个SMA信号输入接口，随后再输入到ADC芯片的模拟差分输入引脚正相端VIN+A和反相端VIN-A. 通道2（CH2）分别生成频率为20 MHz和50 MHz，峰峰值为2.5 V的方波信号作为AD9269和AD9244模块的时钟信号，通过BNC转SMA线连接至模块板载的SMA时钟输入接口，经由SMA时钟输入接口输入进ADC芯片的时钟引脚CLK.

AD9244芯片的模拟供电电压（AVDD）为5 V，其AVDD引脚直接连接至5 V输入接口（5 V INPUT），芯片的数字供电电压（DRVDD）为3.3V，由3.3V接触点连接至对应DRVDD引脚，使用2.0 V内部电压参考源. 测量AD9244模块功耗时，直流电源CH1输出5 V电压为ADC芯片AVDD引脚供电，CH1正极通过电源线与ADC模块上的5 V接线端子相连. 直流电源CH2输出3.3 V电压为ADC芯片DRVDD引脚供电，其正极通过探针与3.3 V接触点连接，直流电源的公共负极接地点与ADC模块的接地点相连.

AD9269芯片AVDD电压为1.8 V，DRVDD电压为3.3 V，由1.8 V接触点和3.3 V接触点连接至AVDD和DRVDD引脚. 使用1.0 V内部电压参考源. 测量AD9269模块功耗时，为使其与AD9244的测试条件保持一致，需通过SPI总线配置芯片进入单通道转换模式，即仅启用一个ADC内部的转换通道. 随后设置直流电源CH1输出1.8 V电压为ADC芯片AVDD引脚供电，并设置CH2输出3.3 V电压为ADC芯片DRVDD引脚供电，各通道正极分别通过探针与3.3 V接触点和1.8 V接触点接触，直流电源的公共负极接地点与ADC模块的接地点相连.

测量模块功耗时，紧邻ADC电源引脚布置的各类去耦电容予以保留，以维持电源网络的稳定性并确保ADC正常工作，随后记录数字直流电源显示屏上各通道的电压与电流读数，测量的各ADC功耗参数如表5所示.

AD9244的模拟供电电流（I_AVDD）为89.7 mA，数字供电电流（I_DRVDD）为10.8 mA，总功耗为484.1 mW. AD9269的I_AVDD为25.4 mA，I_DRVDD为4.3 mA，总功耗为59.9 mW. 对比可见，AD9269在单通道工作模式下的总功耗仅为AD9244单通道ADC的12.3%.

使用函数发生器AFG3102输出的单音信号用以验证接收机DDC模块的功能.选择突发模式（Burst）进行输出，函数发生器CH1输出频率为22.003 MHz、22.060 MHz的单音信号，上位机设置采样2 048个数据点. NCO的本振信号配置为2 MHz，两个单音信号经过频谱折叠后分别与本振信号频偏0.003 MHz和0.060 MHz. 每次发出信号的初相位均为0、峰峰值为AD9269的满量程输入范围，即1 Vpp.在单频信号开始输出的同时同步输出一个晶体管-晶体管逻辑（TTL）电平信号用于采样触发，CH2输出20 MHz时钟信号接入AD9269采集模块的时钟输入接口作为采样时钟. 单频测试频谱如图8所示.

根据图8(a)单频测试信号频谱可见，位于通带内且相对本振信号频率偏移0.003 MHz的单频信号谱线在基带被清晰地恢复出来. 而位于本振信号频率附近0.060 MHz处的信号，由于信号处于所设计DDC滤波器的通带范围之外，受到了显著抑制，如图8(b)所示. 这一现象与设计的DDC滤波器理论性能相符. 频谱分析表明，本接收机的DDC滤波器对通带内信号基本无衰减，同时能有效抑制通带外信号.

为验证本文设计的接收机性能，将接收机集成至实验室0.5 T MRI系统中进行替代性测试. 具体连接方式如下：将射频机箱经过前置功率放大后的MRI信号通过同轴电缆接入本接收机VGA输入端，VGA的SMA差分输出接口连接至ADC模块SMA差分输入端接口，以同时将原系统工控机提供的接收采样触发信号接入本接收机触发引脚. 实验中发射机仍由原系统控制，本接收机仅负责信号接收，并通过外部触发信号实现同步采样，确保每次采集的相位一致性. 通过上位机软件观测并记录自由感应衰减信号波形，测得其共振频率为21.199 390 MHz，验证了接收机在真实MRI工作环境下的信号采集能力.

选用SE序列进行实验，使用3 mL大豆油（金龙鱼）作为被测对象，接收机检波频率为1.196 390 MHz，偏共振0.003 MHz即3 kHz；设置采样点数为8 192，谱宽为100 kHz，即采样时间为8 ms；90˚射频脉冲施加时间P1为12.5 μs，180˚射频脉冲施加时间P2为25 μs，脉冲施加强度为100%；重复时间D0为1 000 ms，累加次数NS设置为4. 上位机接收信号进行4次累加后结果如图9所示，其中横坐标为采样时间，纵坐标为量化后的信号幅值，I路和Q路数据分别为MRI信号的实部和虚部. 采样得到的信号波形对称，无畸变，验证了接收机信号接收能力.

本文基于动态范围与采样功耗，明确了高分辨率ADC的位宽与采样率选型. 在数字域，通过理论推导，分析混频前后SNR和SFDR，给出了NCO的累加器输入和输出位数等参数的设计，并系统论证了DDC滤波器的级数、阻带衰减等参数的设计流程，确保在高效抽取的同时保留完整的信号信息. 本设计思路可以推广应用于0.2 T、0.3 T及0.35 T等低场MRI谱仪的接收机设计，同样适用于高场系统如1.5 T的接收机设计. 本文结合完整的设计案例与功耗实测数据，验证了该流程的有效性，为MRI接收机的研发提供了一种可复用、高效的新思路，在后续MRI脉冲序列设计中将调整触发采集时机，结合MRI系统非持续采样的特点合理配置ADC工作模式，进一步降低低采样率接收机功耗.

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